非定长码高速实时拼接专用集成电路的研制

摘要：给出一种流水线与阵列处理相结合的vlsi系统结构，以实现非定长码的高速定时拼接与存储。该结构不但并行处理能力强，能够在每个时钟周期内拼接一个非定长码，并且复杂度低，仅需10000门单元电路即可实现。利用actel公司的现场可编程门阵列实现该功能，验证结构表明，所研制的专用芯片工作频率大于70mhz、功耗低于130mw、性能稳定可靠，具有良好的工程应用前景。

有数据由累加和译码器译码，产生阵列a、b中相应d触发器的锁存信号ln和十六选一多路选择器的选择信号seln[0:3]，这两个信号把码字的全部16位存入d触发器，为下一个周期作好数据准备。

由此可见，对5位累加器的输出进行解释的累加和译码器，是整个电路的控制核心。它有5位输入，160位输出，其中32位输出l0～l31,160位输出，其中32位输出l0～l31，控制d触发器的锁存；其它128位sel0[0:3] ～sel31[0:3]控制32个十六选一多路选择器。其功能的实现方法如下：当累加器为c时，说明阵列a与b的前c位d[31:31-c+1]已是有效码字，当连接下个码字时，这些位的锁存信号为无效态，其它位允许锁存；此时第c+1个十六选一多路选择器输出当前码字最高位，存储在第c+1个d触发器中，第c+2个十六选一多路选择器输出码字次高位，存储在第c+2个d触发器中，余下以此类推，全部码字存储在在16个d触发器内。当累加器大于等于16时（即最高位由0到1跳变），说明阵列a内已经拼接凑整了一个16位定长字，此时多路选择器输出该值。当累加器再次小于16时（即最高位由a到0跳变。注释：累加器只有5位，当c加码长大于31时，c的实际值将小于16），此时表明阵列b内已经拼接凑整一个16位定长字，多路选择器输出该值。 本文链接：http://www.qk112.com/lwfw/jsjlw/txlw/261855.html